Cadence 发布面向 TSMC 3nm 工艺的 112G-ELR SerDes IP 展示

• 作者:
• 来源: 乔治（George Qiao）
• 日期: 2023-05-20
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3nm 时代来临了！Cadence 在 2023 年 TSMC 北美技术研讨会期间发布了面向台积电 3nm 工艺（N3E）的 112G 超长距离（112G-ELR）SerDes IP 展示，这是 Cadence 112G-ELR SerDes IP 系列产品的新成员。在后摩尔时代的趋势下，FinFET 晶体管的体积在 TSMC 3nm 工艺下进一步缩小，进一步采用系统级封装设计（SiP）。通过结合工艺技术的优势与 Cadence 业界领先的数字信号处理（DSP）SerDes 架构，全新的 112G-ELR SerDes IP 可以支持 45dB 插入损耗，拥有卓越的功耗、性能、面积（PPA）指标，是超大规模 ASICs，人工智能/机器学习（AI/ML）加速器，交换矩阵片上系统（SoCs）和 5G 基础设施应用的理想选择。


Cadence 112G-ELR SerDes 在 TSMC 3nm 工艺环境下的眼图（106.25 Gbps PAM4）

ELR SerDes PHY 符合 IEEE 和 OIF 长距离（LR）标准，在基础规格之外提供了额外的性能裕度。上方图片展示了三个张大的眼图，它们在 PAM4 模式下具有良好的对称性，将四个信号电平分开。3nm 演示展示了 E-10 级的卓越误码率（BER）性能以及 39dB bump 间通道，与 28dB Ball 间插损误码率小于 1E-4 的标准规格相比提供了充足的性能余量。


TSMC 3nm 工艺环境下的 Cadence 112G-ELR SerDes 测试板

112G-ELR SerDes IP 同时支持中距离（MR）和超短距离（VSR）应用，实现不同信道更灵活的功耗节省。NRZ 和 PAM4 信号下的数据传输速率从 1G 到 112G，实现背板，直连线缆（DAC），芯片间以及芯片到模块的可靠高速数据传输。

SerDes IP 采用领先的基于 DSP 的架构，通过最大可能性序列检测（MLSD）和反射抵消技术实现损耗及反射信道的系统稳定。MLSD 技术可以优化 BER，提供更强大的突发性错误处理能力。通过专有的实现技术，Cadence 能确保 MLSD 的功耗开销最小。反射消除技术消除了具有实际走线和连接器的产品环境中的杂散、远距离反射，从而提供稳健的 BER 结果。

3nm 工艺下的 Cadence 112G-ELR SerDes 解决方案进一步强化了我们在高性能互联 IP 领域的领导力，是大规模数据中心的理想选择，客户也可以从 TSMC 的 3nm 工艺中获得更显著的功耗和性能优化，是目前在 PPA 和晶体管领域最先进的技术。

如需了解更多 112-ELR SerDes 的相关内容，请访问：https://www.cadence.com/en_US/home/tools/ip/design-ip/112g-elr-56-lr-pam4-serdes/112g-elr-pam4-serdes.html。

关于 Cadence
Cadence 是电子系统设计领域的关键领导者，拥有超过 30 年的计算软件专业积累。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续九年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站www.cadence.com。